単一ツールの対話補助から、物理検証と自律連携するAI主導型設計へ

【何が起きたか】単一ツールの対話支援から目標駆動の自律協調へ

半導体設計の現場において、設計支援ツールの役割が転換点を迎えつつあるとみられます。従来の「AI支援型EDA」は、個別最適化やコパイロットによるスクリプト生成、情報検索、デバッグ支援を単一ツール単位で提供する段階でした[1]。EDAとは回路設計や検証を自動化するソフトウェアです。この段階では設計者がスクリプト作成やツール操作、ログ解析、テストベンチ生成を指示し、AIは作業単位の提案を返す補助役に留まっていました[3]。テストベンチとは回路動作を検証するテスト用プログラムです。これに対し、本稿では便宜上、個別ツールの自律化を「AI主導型EDA」と呼びます。さらに、複数ツールを連携して設計工程全体を自律実行する形態を「AI主導型エンジニアリング」と呼びます。本稿では半導体設計・検証の担当者に向けて、「AI主導型エンジニアリング」に呼称を統一します。AI主導型EDAやエンジニアリングとは何か、従来型との違いや成果、量産適用の課題を解説します。

これに対して「AI主導型エンジニアリング」では、AIの関わり方が大きく変化します。AIはツールの操作補助にとどまらず、設計目標を分解します。複数の専門エージェントとEDAエンジンを組み合わせ、結果を評価しながら工程を自律的に反復実行します[2]。AIは仕様書や設計データ、テストリポジトリ、設計者の入力から検証目標を立てます。テスト計画の立案からシミュレーション、デバッグ、カバレッジ収束までを閉ループで実行します[4]。

AI主導型エンジニアリングでは、設計意図を入力することで一連の工程が自律的に進みます。AIはRTL生成からテストベンチ作成、回帰実行、デバッグ、PPA収束、サインオフまでを目標達成タスクとして実行します[5]。RTLとは回路動作を記述した設計コードです。PPAは消費電力（Power）、動作性能（Performance）、回路面積（Area）の指標です。サインオフは製造工程へ回す最終承認を意味します。

工程の接続点には、共有コンテキスト基盤を接続点とする構成が提案されています。設計意図や仕様、階層構造、制約、履歴を共有するコンテキスト基盤を採用し[6]、複数の専門エージェントが共通状態を参照しながら、並列かつ反復して処理を進めます。ツールの性能向上にとどまらず、設計クロージャを継続的なエージェント制御問題へ再定義する動きであると指摘されています[7]。

【なぜ今か】物理ベースの検証エンジンと共通仲介層の確立

AI主導型エンジニアリングが実現し始めた背景には、AIの判断を物理ベースで検証する仕組みの確立があります。AI主導型エンジニアリングの工程ではエージェントの推論結果をそのまま採用しません。シミュレーションや形式検証、タイミング解析などの物理ベースの決定論的EDAエンジンに投入し、結果を次の行動へ戻します[9]。形式検証とは数学的手法で回路動作の正当性を証明する検証手法です。各判断を物理エンジンで継続検証する構成は、現場運用の信頼性要件として重視されています[14]。

複数ツールを連携させる仲介基盤の整備も進みました。SiemensのQuesta One Agentic Toolkitは、統一Gatewayからエンジンやデータベースをエージェントに公開しています[8]。同社のFuse EDA AI Agentは、標準規格であるMCPを介して第三者ツールも統合できる設計です[8]。MCP（Model Context Protocol）はAIと外部ツールをつなぐオープン規格です。エージェントが個別APIを直接管理せず、統一GatewayやMCPを介して権限付きで利用する構成を採用する製品が登場しています[11]。

物理的な設計空間の探索技術が進んだことも自律制御を可能にしました。論理合成や配置配線、タイミング、PPA最適化は、固定された単発実行から、物理・電気的評価値を報酬や制約に使う設計空間探索へ再接続されています[10]。論理合成は設計コードを論理ゲートに変換する工程であり、配置配線はチップ上の素子配置と配線を行う工程です。

強化学習による設計技術はすでに実用化されています。Google DeepMindのAlphaChipはGoogle TPUの物理設計に実運用されています[12]。TPUはGoogleの機械学習専用プロセッサです。またNVIDIAのHopper GPUにも約13,000個のAI設計回路インスタンスが組み込まれています[12]。強化学習を用いたPrefixRLの64ビット加算器は、最先端EDAツールの回路より最大25%小さく設計されました[12]。同一遅延条件の研究では、既存ベースラインより最大30.2%の面積削減を達成しています[15]。

さらにNVIDIAのAutoDMPは、GPU高速化配置と多目的ベイズ最適化を商用EDAフローに接続しました[13]。設計ごとに1,000点を探索し5候補を最終評価した結果、TILOSベンチマークの大半で配線長や電力、WNS、TNSが商用フローと同等以上になりました[13]。WNSとTNSは信号遅延の厳しさを示す指標です。確実な物理検証と標準化された接続層の登場が、AI主導型エンジニアリングを支える基盤となっています。

【何が変わるか：成果】閉ループ実行が実現する設計・検証サイクルの劇的な短縮

閉ループによる自律実行は、設計と検証の所要時間を大幅に短縮しています。AI主導型エンジニアリングにおいて、RTL生成は単発の出力ではありません。論理合成やシミュレーション、形式検証、タイミング解析、配置配線などのEDAエンジンに投入され、結果を修正へ戻す反復ループに組み込まれます[17]。検証工程でも、AIが目標とテスト計画を立て、シミュレーション、カバレッジ分析、テスト再生成、デバッグまでを自律的に進めます[18]。カバレッジとは回路の想定動作がテストで網羅された割合です。設計者による個別作業の指示を減らし、エージェントが検証工程の一部を自律実行します[25]。

主要EDAベンダーは自律アプローチによる成果を公表しています。SynopsysのAgentEngineer検証クロージャフローは、仕様や設計データから目標を分解し、閉ループ実行することで、従来の検証フロー比で検証済みRTLまでの時間を最大50分の1に短縮したと発表しました[16, 20, 26]。さらにカバレッジを追加で20%改善できるとしています[19]。

CadenceのChipStack AI Super Agentも、Altera、NVIDIA、Qualcomm、Tenstorrentなどで評価が進んでいます[21]。Alteraは一部領域の検証作業の労力を約10倍削減したと報告しました[21, 27]。Tenstorrentは3つの重要設計ブロックを3か月評価し、検証時間を最大4分の1に短縮したと報告しています[21, 27]。SiemensのFuse EDA AI Agentも、先端ノードのライブラリ特性評価でターンアラウンド時間を10分の1未満に短縮し、トークンコストを約5〜10分の1に削減しました[22, 28]。

研究ベンチマークでも高い自律能力が示されています。GoGoTBは8種類のRTL設計に対して人手介入なしで検証環境を100%生成し、平均でライン98.4%、ブランチ97.2%、トグル97.0%、機能83.2%のカバレッジを達成しました[23]。

一方でエージェント構成そのものが成果を左右することも判明しています。製造マスクデータ（GDS）までを評価するFluxBenchでは、同一基盤モデルでも構成により性能差が最大86.27%生じました[24]。同等性能のシステム間でもToken ROIが最大105.92倍異なっています[24]。PicoRV32の事例では、FluxEDAがEDAスキルを備えたClaude Codeに対して最大8.39倍高いエンドツーエンドスコアを得ました[24]。

対象システム / ツール	開発元 / 評価主体	対象領域・評価環境	主な定量的成果（実測値）	出典
AgentEngineer	Synopsys	チップ検証クロージャフロー	検証済みRTLまでの時間を最大50分の1に短縮、カバレッジを追加で20%改善	[16, 20]
ChipStack AI Super Agent	Cadence	Altera、Tenstorrentでの評価	Alteraで一部検証作業の労力を約10倍削減、Tenstorrentで検証時間を最大4分の1に短縮	[21, 27]
Fuse EDA AI Agent	Siemens	先端ノードのライブラリ特性評価	ターンアラウンド時間を10分の1未満に短縮、トークンコストを約5〜10分の1に削減	[22, 28]
PrefixRL	Google DeepMind / NVIDIA	64ビット加算器の論理回路設計	最先端EDAツール比で最大25%面積削減、同一遅延基準で最大30.2%面積削減	[12, 15]
GoGoTB	研究ベンチマーク	8種類のRTL設計の自律検証	検証環境生成成功率100%、ライン98.4%・機能83.2%のカバレッジ達成	[23]
FluxEDA (FluxBench)	研究ベンチマーク	PicoRV32のRTL-to-GDS設計	EDAスキルを備えたClaude Codeに対して最大8.39倍高いエンドツーエンドスコア	[24]

【何が変わるか：課題】量産適用を阻む仕様の不完全性とセキュリティの壁

多くの成果が報告される一方で、量産設計への全面適用には高い壁が存在します。現時点の証拠は限定された検証や配置、回路最適化タスクでの成功にとどまっています。公開されている事例を見る限り、仕様からRTL、検証、物理実装、サインオフまでの一貫フローを量産案件で再現できることまでは確認できません[31]。

第一の壁は、設計仕様の不完全性と検証の限界です。自然言語で書かれた仕様には曖昧さや抜けが避けられません。AIが生成したRTLをシミュレーションや形式検証に通しても、仕様自体が不完全であれば意図した機能正当性は保証できません[33]。形式検証やシミュレーションの合格は、テストベンチやプロパティが設計意図を十分に表現していることまでは保証しないためです[35]。RTL生成ベンチマーク「RTL-BenchLS」の評価でも、最良モデルでさえ自然言語往復推論で23%、マスク内容推論で28%、不具合修正で12%にとどまります[34]。限定的な通過実績を量産チップの正当性へ一般化することはできません。

第二の壁は、確率的生成による再現性の欠如です。エージェントを閉ループ化すると、同じ入力でもモデルやプロンプト、ツール版、乱数、実行環境に依存して生成コードやツール呼び出し手順が変わります[36]。完全な再現性を重んじる半導体設計において、このブレは実用上の障壁となります。

第三の壁は、機密保護とサプライチェーンのリスクです。IPやRTLコード、製造用のPDK、検証ログを外部モデルやMCPサーバへ渡す場合、機密性の境界管理が不可欠になります[37]。PDK（Process Design Kit）とは製造に必要な設計ルールのデータ集です。ローカルのMCPサーバも端末内のソフトウェアと同等の権限を持つため、脆弱性が脅威になります[37]。

さらにMCPや統合Gatewayはツール連携を容易にする反面、AIが利用者の明示要求にないツールを呼び出したり、複数ツールを連鎖実行したりする挙動を仕様上想定しています[38]。認証トークンの漏洩や侵害されたサーバ、依存パッケージを経由した情報漏洩や不正操作といったサプライチェーン攻撃のリスクも排除できません[39]。最小権限や監査ログ、サンドボックスの適用が必須となります。

こうした制約から、人間の介在と統制は不可欠です。MCP仕様でもツール呼び出しを人間が拒否できる統制が推奨されています[29, 32]。AI主導型エンジニアリングへの移行は人間の排除ではなく、AIが反復実行を担い、人間が目標や制約、採用基準、権限、例外処理、最終サインオフを統制する役割分担へと移行します[30]。組織と担当者の説明責任・監督責任を明確にする必要があるため、実行履歴と人間の監督記録が欠かせません[40]。

【誰に影響するか】求められるスキルの転換と半導体エコシステムの再編

AI主導型エンジニアリングの進展は、技術者のスキルや産業構造を変える可能性が議論されています。まず設計エンジニアの競争力は、RTLやスクリプトを速く書く能力から変化する可能性があると指摘されています。設計意図や制約、PPAの優先順位、採用基準、例外処理を定義し、AIの出力を物理評価で選別する能力へと移行するとみられています[41]。

検証エンジニアの役割も再定義される可能性があります。単にテストベンチを作成する担当者から、検証目標やカバレッジモデル、形式的性質、エージェントの停止条件を設計し、結果の妥当性を監査する検証システム設計者へと変わるとみられています[42]。

半導体エコシステム全体の競争軸が再編される可能性が議論されています。EDAベンダーの差別化要因は、単体エンジンの速度だけでなく、複数ツールを統合するオーケストレーション層や設計コンテキスト基盤、セキュリティ、顧客データへの適応力へと移りつつあります[43]。ファブレス企業の優位性も、AIモデルの導入自体ではなく、自社固有の仕様やRTL、過去の検証履歴、失敗例、PPA評価データを安全に蓄積し、再利用可能な設計フィードバック資産へ変換する能力に移行すると議論されています[44]。

TSMCのOIPのように、ファウンドリーが設計支援サービスを束ねる動きがあります。TSMCはOIPを通じて、PDK、EDAクラウド、検証済みIP、先端パッケージなどを提供しています[45]。IPベンダーの競争力も、回路ブロックの提供から、AIが検索・接続・検証できる機械可読な制約やモデル、PVTデータ、検証証跡を含む「エージェント対応IP」の提供へと広がると予想されています[46]。PVTはプロセス（Process）、電圧（Voltage）、温度（Temperature）の頭文字で、チップの動作環境条件を表します。

これらに伴い、収益モデルにも変化が生じる見込みです。固定的な年間EDAライセンス中心から、エージェント実行量やクラウド計算資源、モデル推論、検証や特性評価の成果に連動した利用量・成果連動型モデルへの移行圧力が強まると見られています[47]。半導体設計の自動化は、技術者の働き方とビジネス構造の双方に新たな規律を求めています。