CoWoSの3方式は基板構造の違いでサイズ上限と配線密度を分担する

なぜ今CoWoSの技術選定が焦点なのか：生成AI需要と供給制約の背景

生成AIの急速な普及に伴い、大規模な計算能力と広帯域メモリを統合する先端半導体の需要が急増しています。TSMCが開発した「CoWoS（Chip on Wafer on Substrate）」は先端2.5Dパッケージング技術です。CoWoSでは、高密度配線を中継する中間基板（インターポーザー）上で複数の素子を一体化します。CoWoSでは、複数の機能を1つのチップに集積したシステム・オン・チップ（SoC）や、DRAM（データを一時的に保持するメモリ）を積層した高帯域幅メモリ（HBM）を配置します[1]。

AI向け需要が集中した結果、製造現場では深刻なボトルネックが生じています。2026年7月の決算説明会において、TSMCのCEOはパッケージング能力の逼迫が顧客企業の成長を制約していると明かしました[2]。同社は需要超過に対応するため、他社によるパッケージングの追加供給を歓迎する姿勢を示しています[2]。

このCoWoSプラットフォームは、単一の構造にとどまりません。TSMCは2012年に最初の方式である「CoWoS-S」の量産を開始しました[3]。さらに2023年には「CoWoS-R」を、2024年には「CoWoS-L」を量産化しています[3]。これら3方式は、いずれもSoCやチップレット（機能を分けて製造し、組み合わせる小型チップ）とHBMを高密度に集積する先端実装技術です[4]。

供給能力に物理的な限界がある中、設計者は単に供給を待つだけでなく、自社の要件に合う方式を選定する必要があります。3方式の構造的な違いを把握することが、製品の性能や製造性を左右する重要な論点となっています。

何が起きたか：シリコン・RDL・局所LSIによる3方式の構造的差異

3方式の最大の違いは、チップ間をつなぐインターポーザーの材料と構造にあります。最初に実用化された「CoWoS-S」は、大型のシリコン製インターポーザーを採用しています[5]。基板上には高密度配線とともに、電源ノイズを抑える深い溝型の容量素子であるeDTC（embedded Deep Trench Capacitor）が形成されます[5]。その上にロジック・チップレットとHBMが積層されます[5]。

CoWoS-Sのシリコン基板は、TSV（Through Silicon Via：シリコン貫通電極）を通じて下側のパッケージ基板に接続されます[6]。チップ間の接続には微細なシリコン配線と、ダイ（半導体チップを切り出した小片）接続用バンプが使われます[6]。高密度配線とeDTCを備えるCoWoS-Sは、3方式の中で最も直接的に超高性能計算（HPC）向けとして位置付けられています[7]。

これに対して「CoWoS-R」は、大型シリコン基板の代わりにRDLインターポーザーを採用しています[8]。このRDL（Redistribution Layer：再配線層）は、ポリマー（絶縁樹脂）と銅配線で構成されます。RDL配線は最小ピッチ4µm、線幅・線間隔2µmで形成されます[9]。CoWoS-Rは、ポリマーと銅配線の柔軟性を備えるとともに、低RC（抵抗・容量）配線を実現しています。CoWoS-Rは、これにより優れた信号・電源インテグリティ（信号や電源の品質・安定性）を提供します[10]。

さらにCoWoS-Rでは、柔軟なRDL層とC4バンプ（チップを接続するはんだ端子）、アンダーフィル（樹脂充填材）が緩衝材として機能します[11]。これにより、SoCと基板の熱膨張係数（CTE：温度変化で伸縮する割合）の違いによる応力を和らげ、大型パッケージへ拡張しやすい構造を実現しています[11]。

後発の「CoWoS-L」は、成形基板とシリコンを組み合わせたハイブリッド構造です[12]。樹脂による成形インターポーザーを広域配線に使い、局所に埋め込んだLSI（Local Silicon Interconnect：局所シリコン配線）を高密度のダイ間接続に用います[12]。

CoWoS-LのLSIは複数層のサブミクロン銅配線を備えており、CoWoS-Sと同等の微細ピッチで接続を実現します[13, 14]。SoC同士やSoCとHBMの間など、高密度な配線が必要な区間をLSIが担い、周辺のRDL層が信号や電源の広域伝送を分担します[13, 14]。

何が変わるか：サイズ拡張性と配線密度のトレードオフを比較する

これら3方式は、半導体パッケージのサイズ上限や配線構造において異なる選択肢を提供します。シリコン基板を全域に敷くCoWoS-Sは、インターポーザーの最大面積が3.3倍レチクル（約2,700mm²）に制限されます[15]。ここでの倍レチクルとは、露光用フォトマスク（レチクル）1回分の露光領域を基準にした面積の倍率です。TSMCは3.3倍レチクルを超える大型設計に対して、CoWoS-LまたはCoWoS-Rの利用を推奨しています[16]。

面積の拡張という課題に対し、TSMCは2024年に3.5倍レチクルサイズのCoWoS-Lの量産を開始しました[17]。局所シリコン技術を導入したことで、CoWoS-Sの3.3倍レチクルという上限を突破することに成功しています[17]。

方式	インターポーザーの主材料	最大面積（公表値）	配線寸法（公表値）	量産開始年
CoWoS-S	シリコン（微細配線＋eDTC内蔵）	最大3.3倍レチクル（約2,700mm²）[15]	微細シリコン配線（高密度）[5, 6]	2012年[3]
CoWoS-R	ポリマー誘電体と銅配線（RDL）	3.3倍レチクル超を推奨（具体的上限は非公表）[16]	最小ピッチ4µm（線幅・線間隔2µm）[9]	2023年[3]
CoWoS-L	成形基板（RDL）＋局所シリコン（LSI）	3.5倍レチクル（量産中）[17]	LSI部：サブミクロン銅配線 / 広域：RDL[13, 14]	2024年[3]

構造上の特性を整理すると、CoWoS-Sは局所を含む全面で最も高い配線密度を得やすい方式と評価できます[18]。CoWoS-Rは、パッケージの大型化と機械的柔軟性を優先した設計といえます。一方でCoWoS-Lは、高密度接続が必要な箇所に絞ってLSIを配置し、性能とサイズ拡張性を両立させています[18]。

一方で、公開情報からは直接比較できない要素も多く残されています。TSMCの公式技術資料では、3方式ともHBMへの対応が言及されています。ただし確認した資料の範囲では、方式別の最大搭載スタック数や最大容量は明示されていません[19]。最小ピッチ4µmのCoWoS-Rは広域配線に向き、局所LSIにサブミクロン配線を使うCoWoS-Lは高密度接続区間に適します。ただし、両者を同一条件で比較したI/O密度のデータは公表されていません[20]。確認したTSMCの公開資料の範囲では、全面高密度のCoWoS-Sと合わせた面積あたりの端子密度（I/O/mm²）の数値差は見当たりません[21]。

製造コストや歩留まり（良品率）についても客観的な見極めが求められます。確認したTSMCの技術資料や年次報告書の範囲では、各方式のパッケージ単価やコスト差は見当たりません[22]。TSMCの信頼性研究では、CoWoS-Rの有機インターポーザーが高い歩留まりを示すと定性的に報告されています。一方で確認した公開資料の範囲では、CoWoS-SやCoWoS-Lと同一条件で比較した歩留まりの数値は見当たりません[23]。消費電力に関しても、TSMCの技術資料では回路上の特徴が示されています。しかし、確認した資料の範囲では、同一条件で比較した電力値は見当たりません[24]。

大型化に伴う熱・応力の課題：最大2kW放熱とパッケージ信頼性の両立

チップレットの統合とパッケージの大型化が進むにつれ、熱放散と物理的な応力の管理が設計の成否を分ける要因となっています。微細化された先端ロジックとHBMを高周波で駆動するCoWoS構成では、局所的な発熱密度が極めて高くなります[25]。熱設計電力（TDP）とは、冷却機構が処理すべき設計上の最大熱量のことです。TSMCの研究チームは、TDPが最大2kWに達するHPC向けCoWoS構成を対象に、液冷による放熱を実証しました[25]。

さらに深刻な課題が、異なる材料間の熱膨張係数（CTE）の不一致です[26]。半導体素子、インターポーザー、封止樹脂、パッケージ基板はそれぞれ固有の熱膨張率を持っています。チップが動作と停止を繰り返す熱サイクル環境下では、部材ごとの伸縮差によって内部に強い熱応力や変形が生じます[26]。この応力集中は、アンダーフィル材やエポキシ封止材（EMC）の剥離や亀裂を引き起こす信頼性上のリスクとなります[26]。

この熱応力への耐性において、CoWoS-RはRDL層やC4バンプ、アンダーフィル層が効果的な緩衝材として機能する利点を持ちます[11]。一方、超大型の2.5Dマルチチップモジュール（MCM）全体において信頼性を保つため、設計手法の高度化が進められています。研究論文によると、有限要素解析（コンピュータによる数値シミュレーション）を用いた手法が開発されています。研究チームはこの手法を使い、素子の配置レイアウトやC4バンプの接合高さ、インターポーザーの内部構造を最適化しています[27]。

誰に影響するか：チップ設計者の選択肢と代替パッケージングの動向

CoWoSの技術分岐と供給不足は、世界の半導体メーカーやシステム設計者の調達戦略に直接的な影響を与えています。2026年7月の決算説明会でTSMCのCEOが述べたように、パッケージング能力の制約は顧客企業の成長上限を規定しています[2]。供給が逼迫する環境下で、設計者は自社のアーキテクチャに適した代替実装技術の検討を余儀なくされています。

有力な対抗技術の一つが、Intelの「EMIB（Embedded Multi-die Interconnect Bridge）」です。EMIBはパッケージ基板内に微細なシリコンブリッジを局所的に埋め込む技術です。高密度配線が隣接するダイ間やロジックとHBMの限られた区間に集中し、インターポーザー全面の微細配線が不要であれば、コスト面で有力な候補になり得ると評価されています[28]。ただし、これはCoWoSとの同条件での価格比較に基づくものではありません[28]。

また特定用途では、TSMCの「InFO_oS（Integrated Fan-Out on Substrate）」も有力な選択肢です[29]。ネットワーク・スイッチのように、単一の巨大SoCよりも複数チップレットの統合が有利で、RDL配線で十分な通信要件を満たせる用途に適しています[29]。同社は線幅・線間隔2µmのRDLを用いた試作において、ダイ間接続の電気歩留まりが95%を超えたと報告しています[29]。ただし、これもCoWoS製品全体との歩留まり比較ではない点に留意が必要です[29]。

将来的な選択肢として、TSMCは「CoPoS」の開発を進めています。これはパネル基板を活用して適正コストと生産能力の確保を目指すパッケージング方式です[30]。同社は2026年4月時点で、CoPoSの試験ラインを構築中であり、量産は数年後になる見込みと説明しました[30]。当面の主力供給は大型CoWoSが担うとしており、設計者は現行技術の特性を見極めた設計判断を求められています[30]。